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Scheda Riassuntiva
Anno Accademico 2019/2020
Scuola Scuola di Ingegneria Industriale e dell'Informazione
Insegnamento 054441 - PROVA FINALE (PROGETTO DI RETI LOGICHE)
Docente Salice Fabio
Cfu 1.00 Tipo insegnamento Prova Finale
Didattica innovativa L'insegnamento prevede  1.0  CFU erogati con Didattica Innovativa come segue:
  • Blended Learning & Flipped Classroom

Corso di Studi Codice Piano di Studio preventivamente approvato Da (compreso) A (escluso) Insegnamento
Ing Ind - Inf (1 liv.)(ord. 270) - MI (358) INGEGNERIA INFORMATICAI3IEP054441 - PROVA FINALE (PROGETTO DI RETI LOGICHE)
II3EP051228 - PROVA FINALE (PROGETTO DI RETI LOGICHE)

Obiettivi dell'insegnamento

Il progetto di Reti Logiche consiste nella progettazione e realizzazione di un modulo in linguaggio VHDL a partire da una specifica in linguaggio naturale del suo funzionamento.

La struttura della specifica è pensata affinché il candidato utilizzi le conoscenze acquisite nell'esame di Reti Logiche per realizzare un'implementazione che sia funzionalmente  corretta, ma anche sintetizzabile usando strumenti CAD.

 


Risultati di apprendimento attesi

Conoscenza e Comprensione (DdD 1):
- Conosce i principi fondamentali della progettazione digitale tramite linguaggi di descrizione dell’hardware (HDL)

Capacità di Applicare Conoscenza e Comprensione (DdD 2):
- Lo studente è in grado di scrivere descrizioni VHDL di componenti digitali e di simularne il comportamento

Autonomia di Giudizio (DdD 3):
- Dato un problema specifico di progetto lo studente è in grado di analizzarlo e di confrontare diverse alternative di implementazione.

Abilità Comunicative (DdD 4):
- Lo studente è capace di presentare in una relazione scritta il progetto fatto e le ragioni delle scelte effettuate ad interlocutori specialisti

Capacità di Apprendimento (DdD 5):
- Lo studente è in grado di apprendere in maniera autonoma altri linguaggi di descrizione dell’hardware (HDL) e altri ambienti di sviluppo.


Argomenti trattati

Lo scopo del corso è quello di applicare le tecniche di progettazione di circuiti complessi mediante il linguaggio VHDL e gli strumenti di sintesi usati per lo sviluppo di FPGA

Introduzione al VHDL (derivato dal corso di Reti Logiche)
- Introduzione ai linguaggi HDL
- Livelli di astrazione: Gate level, RTL e Behavioral
- Descrizione di Circuiti combinatori e sequenziali

Introduzione a Xilinx VIVADO:
- Creazione e gestione di progetti, sintesi e simulazione


Prerequisiti

Prerequisito preferibile del corso è la conoscenza della progettazione digitale derivata dai corsi di Architetture dei Calcolatori e Sistemi Operativi e di Reti Logiche.


Modalità di valutazione

L'allievo è fornito di una specifica in linguaggio naturale del modulo da realizzare. 

L'allievo consegna la base di codice in linguaggio VHDL da lui prodotta come elaborato del progetto e una relazione sull’implementazione fatta, test effettuati e risultati di sintesi. La correttezza verrà valutata attraverso una batteria di test, di cui solo un ristretto sottoinsieme verrà fornito all'allievo.

La valutazione è positiva se il codice risulta essere funzionante, ovvero supera l'intera batteria di test, ed implementato utilizzando buone tecniche di progettazione con giustificazione presentata nella relazione associata. Può essere richiesta la discussione orale del progetto.

In caso di valutazione insufficiente lo studente dovrà ripetere il corso nell'anno accademico successivo.


Bibliografia

Forme didattiche
Tipo Forma Didattica Ore di attività svolte in aula
(hh:mm)
Ore di studio autonome
(hh:mm)
Lezione
2:00
0:00
Esercitazione
0:00
0:00
Laboratorio Informatico
0:00
0:00
Laboratorio Sperimentale
0:00
0:00
Laboratorio Di Progetto
3:00
20:00
Totale 5:00 20:00

Informazioni in lingua inglese a supporto dell'internazionalizzazione
Insegnamento erogato in lingua Italiano
Disponibilità di materiale didattico/slides in lingua inglese
Disponibilità di libri di testo/bibliografia in lingua inglese
Possibilità di sostenere l'esame in lingua inglese
Disponibilità di supporto didattico in lingua inglese
schedaincarico v. 1.6.5 / 1.6.5
Area Servizi ICT
03/12/2020