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Scheda Riassuntiva
Anno Accademico 2004/2005
Facoltà Scuola di Ingegneria dell'Informazione
Insegnamento 073840 - RETI LOGICHE A
Docente Bolchini Cristiana
Cfu 5.00 Tipo insegnamento Monodisciplinare

Corso di Studi Codice Piano di Studio preventivamente approvato Da (compreso) A (escluso) Insegnamento
Ing Ind - Inf (1 liv.)(ord. 509) - MI (116) INGEGNERIA INFORMATICA* PZZZZ073840 - RETI LOGICHE A

Programma dettagliato e risultati di apprendimento attesi

Obiettivi

Lo scopo del corso è di fornire le basi della progettazione di reti logiche combinatorie e sequenziali che rappresentano i componenti principali di un qualunque sistema digitale. Partendo dalle nozioni del corso di Informatica 2 si forniscono le metodologie e le tecniche di progetto necessarie alla realizzazione e ottimizzazione di circuiti combinatori e sequenziali. Vengono inoltre presentati i più comuni blocchi funzionali programmabili utilizzati nella sintesi dei circuiti digitali e vengono approfondite le strutture più utilizzate nella realizzazione dei blocchi dedicati alle operazioni di tipo aritmetico.

L'ultima parte del corso introduce gli strumenti concettuali e di progetto che sono alla base del procedimento di sintesi logica automatizzata, utilizzando VHDL come linguaggio di descrizione del sistema e programmi di sintesi e simulazione automatica per la realizzazione su componenti programmabili.

 

Programma delle lezioni e delle esercitazioni

1.      Il livello logico digitale: progetto di reti combinatorie

1.1  Sintesi combinatoria: introduzione alla minimizzazione e cenni ai criteri di costo

1.2  Minimizzazione esatta: Quine McCluskey a singola uscita e a più uscite

1.3  Cenni alla sintesi euristica di funzioni a 2 livelli

1.4  Cenni alla sintesi multilivello

1.5  ROM, PAL, PLA e CPLD: architetture e sintesi

2.      Aritmetica del calcolatore

2.1  Notazione e aritmetica in virgola fissa e in virgola mobile

2.2  Architetture di sommatori e di moltiplicatori

3.      Il livello logico digitale: progetto di reti sequenziali sincrone

3.1  Introduzione ai circuiti sequenziali: il concetto di stato, macchine sincrone e asincrone

3.2  Elementi di memoria sincroni a livello e sul fronte  D, RS, JK e T

3.3  Le macchine a stati finiti: il modello generale di macchina sequenziale sincrona

3.4  Sintesi di macchine a stati finiti

3.5  Assegnamento dello stato e minimizzazione del numero degli stati

3.6  Progetto di contatori sincroni e asincroni

4.      Introduzione al progetto automatizzato di architetture digitali

4.1  Il flusso di progettazione di architetture hardware

4.2  Il linguaggio VHDL per la descrizione di architetture hardware

4.3  Il flusso di sintesi e le architetture delle FPGA

 

Prerequisiti

Il prerequisito ideale consiste nell’avere superato l’esame di Informatica 2

 

 

Altre informazioni 

Progetto di Reti logiche A - Cod. 072620 - 2,5 crediti

Docente

Ing. Francesco Bruschi  - Dipartimento di Elettronica e Informazione.

Tel. 02 2399 3557 - Posta elettronica: bruschi@elet.polimi.it

 

E' prevista un'attività di progetto facoltativa, associata al corso, che permette allo studente  di conseguire 2,5 crediti formativi, con votazione e verbalizzazione separata rispetto all'esame del corso stesso.

Non è tuttavia possibile registrare l'attività di progetto senza aver superato positivamente l'esame del corso entro l'ultimo appello previsto nel calendario accademico, stante l'assoluta propedeuticità di quest'ultimo. Nessuna penalizzazioneè prevista, relativamente all'esame del corso, per gli studenti che, dopo aver dato la propria disponibilità a svolgere il progetto, decidano di non realizzarlo o lo svolgano in modo insufficiente: i crediti di progetto non verranno acquisiti.

 

E’ prevista una giornata di presentazione dei progetti. Sono consentiti gruppi di massimo 3 persone per progetto.

L'attività svolta dagli studenti per il progetto deve comprendere:

·          il progetto di un sistema digitale partendo da VHDL fino alla sintesi su FPGA Xilinx, includendo i file della specifica VHDL, della sintesi e del file da caricare sulla FPGA per la programmazione. Sono utilizzabili due diversi ambienti di sviluppo Xilinx. Il primo, WebPack, può essere liberamente scaricato, previa registrazione, dall’indirizzo http://www.xilinx.com/sxpresso/webpack.htm; il secondo è disponibile presso il Laboratorio di Microarchitetture del Dipartimento di Elettronica e Informazione. Ulteriori informazioni relative all’ambiente di progetto sono disponibili sulle pagine web dei docenti.

·          la documentazione che include:

-          la specifica del progetto da svolgere individuando precisamente le funzionalità

-          l'identificazione della struttura generale del sistema digitale, individuando i moduli e le interfacce

-          la specifica commentata dei moduli VHDL sviluppati

-          i risultati della simulazione commentata

-          i risultati della sintesi dei singoli moduli e del circuito intero, identificandone e commentandone le caratteristiche principali (area, clock...)

La valutazione dell'attività di progetto avviene mediante discussione del materiale presentato. La modalità e tempistica di consegna del materiale svolto verrà comunicata dai docenti. Ulteriori informazioni possono essere specificate nella pagina Web dei docenti.


Note Sulla Modalità di valutazione
Le prove d’esame assegnano 32 punti che corrispondono al voto massimo di 30 e lode, suddividendoli tra due prove indipendenti che verranno svolte durante gli appositi periodi di sospensione previsti nel calendario accademico. Le prove constano di una verifica scritta con eventuale discussione orale su richiesta del docente. A ognuna di esse si assegna un massimo di 16 punti. Il voto dell’esame è ottenuto come somma dei due punteggi. Per superare l’esame è necessario che i punteggi della prima e della seconda prova siano entrambi maggiori o uguali a 7. È possibile recuperare le due prove nelle tre sessioni d'esame disponibili. La presenza allo svolgimento di una prova comporta l’annullamento del punteggio precedentemente conseguito nella stessa prova. I risultati delle valutazioni e la modalità di visione degli scritti verranno comunicati dal docente così come la modalità di rinuncia ad una votazione positiva dell'esame. Le date delle singole prove saranno comunicate con un congruo anticipo in aula e mediante affissione di un avviso alla bacheca del Dipartimento di Elettronica e Informazione a Milano. Gli allievi hanno l'obbligo di iscriversi alle prove in itinere e agli appelli d'esame.

Bibliografia

Bibliografia consigliata

Ø        F. Fummi, M.G. Sami, C. Silvano, Progettazione digitale, McGraw Hill

Ø        R. Katz; Contemporary Logic Design, The Benjamin/Cummings Publishing Company, 1994

Ø        C. Bolchini, C. Brandolese, F. Salice, D. Sciuto, Reti logiche, Apogeo, 2004


  

Altro materiale didattico

Altro materiale relativo al corso potrà essere reso disponibile durante lo svolgimento del corso nella pagina Web dei docenti.


Mix Forme Didattiche
Tipo Forma Didattica Ore didattiche
lezione
28.0
esercitazione
24.0
laboratorio informatico
0.0
laboratorio sperimentale
0.0
laboratorio di progetto
0.0

Informazioni in lingua inglese a supporto dell'internazionalizzazione
Insegnamento erogato in lingua Italiano
schedaincarico v. 1.6.5 / 1.6.5
Area Servizi ICT
20/09/2020