Lo scopo del corso è di fornire le basi della progettazione a livello logico delle reti combinatorie e delle reti sequenziali che costituiscono i componenti fondamentali dei sistemi digitali. Si forniscono le metodologie e le tecniche di progetto necessarie alla realizzazione e ottimizzazione di circuiti combinatori e sequenziali. Vengono inoltre presentati i più comuni blocchi funzionali programmabili utilizzati nella sintesi dei circuiti digitali e vengono approfondite le strutture più utilizzate nella realizzazione dei blocchi dedicati alle operazioni di tipo aritmetico.

Il corso introduce anche gli strumenti concettuali e di progetto che sono alla base della sintesi logica automatizzata, utilizzando il VHDL come linguaggio di descrizione del sistema digitale.

Conoscenza e Comprensione (DdD 1): 
- Conosce e comprende i principi fondamentali dei sistemi digitali 
- Conosce e comprende le tecniche per la realizzazione e ottimizzazione di circuiti digitali combinatori e a stati finiti
- Conosce e comprende il funzionamento dei principali blocchi funzionali presenti all’interno di un calcolatore (aritmetici, di memorizzazione, di smistamento, ...)
- Conosce e comprende gli elementi concettuali che sono alla base  degli strumenti per la progettazione automatica dei circuiti e sistemi logici digitali

Capacità di applicare conoscenza e comprensione (DdD 2): 
- Lo studente è in grado di progettare e ottimizzare reti logiche combinatorie e macchina a stati finiti
- Lo studente è in grado di comprendere il funzionamento di una rete logica digitale progettata da qualcun’altro

- Lo studente è in grado di trasformare i requisiti di un progetto digitale in un circuito 

Capacità di apprendimento (DdD 5): 
- Lo studente è in grado di apprendere in maniera autonoma il funzionamento di altri blocchi aritmetici
- Lo studente è in grado di apprendere autonomamente le tecniche avanzate di progettazione e ottimizzazione delle reti logiche

1.    Il livello logico digitale: progetto di reti combinatorie

1.1  Sintesi combinatoria: introduzione alla minimizzazione e cenni ai criteri di costo

1.2  Minimizzazione esatta: Quine McCluskey a singola uscita e a più uscite

1.3  Cenni alla sintesi euristica di funzioni a 2 livelli

1.4  Cenni alla sintesi multilivello

1.5  ROM, PAL, PLA: architetture e sintesi

2.    Aritmetica del calcolatore

2.1  Notazione e aritmetica in virgola fissa e in virgola mobile

2.2  Architetture di sommatori e di moltiplicatori

3.    Il livello logico digitale: progetto di reti sequenziali sincrone

3.1  Introduzione ai circuiti sequenziali: il concetto di stato, macchine sincrone e asincrone

3.2  Elementi di memoria sincroni a livello e sul fronte  D, RS, JK e T

3.3  Le macchine a stati finiti: il modello generale di macchina sequenziale sincrona

3.4  Sintesi di macchine a stati finiti

3.5  Assegnamento dello stato e minimizzazione del numero degli stati

3.6  Progetto di contatori sincroni

4.    Introduzione al progetto automatizzato di architetture digitali

4.1  Il flusso di progettazione di architetture hardware

4.2  Il linguaggio VHDL per la descrizione di architetture hardware

Il prerequisito ideale consiste nell’avere superato l’esame di Architettura dei calcolatori e Sistemi Operativi 

Le prove d’esame sono costituite da verifica scritta con eventuale discussione orale (con verifica scritta sufficiente) su richiesta del docente.

La prova scritta prevede la risoluzione di problemi numerici, esercizi di tipo progettuale e domande di carattere teorico su argomenti trattati nel corso.

Gli appelli d'esame verranno svolti durante gli appositi periodi d'esame previsti nel calendario accademico e saranno comunque in accordo con le regole della Scuola. I risultati delle valutazioni e la modalità di visione degli scritti verranno comunicati dal docente così come la modalità di rinuncia ad una votazione positiva dell'esame. Le date degli appelli saranno comunicate tramite il sito Web di Ateneo. Gli allievi hanno l'obbligo di iscriversi alle prove d'esame.